PCB에서 VIA Stub이 미치는 영향과 최선의 설계방법

도금 된 스루 홀 (PTH) 비아 모델링에 대해서 많은 고객분들이 임피던스 및 SI(신호 무결성)과 관련하여 비아 모델링에 대해 문의하셔서 디바이스간에 전파 될 때 일정한 안정적인 임피던스 관리의 필요성을 인식합니다. 비아 모델링에는 3D 전파 시뮬레이터와 같은 정교한 툴이 필요합니다. 그러나 비용과 시간에 효과적이며 3D 솔버에 의지하기 전에 고려해야하는 비아의 영향을 완화하기 위해 취할 수있는 몇 가지 간단한 단계가 있습니다. 또한 신호 무결성 관점에서 연결되지 않은 비아 스터브가 비아 자체의 지오메트리보다 신호에 훨씬 더 큰 영향을 미치는 것으로 간과되기도합니다. 이 애플리케이션 노트에서는 원하는 비트 전송률 또는 작동 주파수에서 비아 스터브의 영향을 줄이거 나 제거하기위한 단계를 수행해야하는지 확..

• format_list_bulleted [PCB설계 강의실]/PCB SI, PI, EMC설계
• · 2019. 9. 27.
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[예제1]ORCAD 회로도작성, PCB설계

실습예제1 입니다. 아래의 회로도를 작성합니다. 라이브러리를 제작하기 위해서 데이타 시트를 참고합니다. R1005 3D 파일 R1608 3D 파일 C1005 3D 파일 22-03-5045 3D파일

• format_list_bulleted [ CAD프로그램 ]/실습용 자료실
• · 2019. 9. 9.
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갤럭시 S9 자급제 Firm 올리기

https://m.blog.naver.com/PostView.nhn?blogId=haw4wa&logNo=221400672626&proxyReferer=https%3A%2F%2Fwww.clien.net%2Fservice%2Fboard%2Fcm_andro%2F12916366

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• · 2019. 8. 31.
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[DDR4] 8세대 CPU+ DDR4 Impedance Control & MAX length

보호되어 있는 글입니다.

• format_list_bulleted [ PCB설계 실무 ]/DDR Memory Design
• · 2019. 8. 16.

[DDR4] Singal Group, Total Trace Length

Clock CKN[3:0], CKP[3:0] Contol CKE[3:0] Command MA[16:0], BG[1:0], BA[1:0], ACT#, PAR Strobe DQSP[7:0], DQSN[7:0] ECC Strobe DQSP[8], DQSN[8] DATA DQ[63:0] ECC DATA DQ[71:64] Alert ALERT# Reset DRAM_RESET# Rcomp DDR_RCOMP[2:0] Guideline Terminology Descriptions Via Count Motherboard Layer Signal Transition Via Placement Locations. For SO-DIMM designs this identifies the PTH Via Placement Locati..

• format_list_bulleted [ PCB설계 실무 ]/DDR Memory Design
• · 2019. 8. 16.
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[VGA] DAC Termination

일반적으로 VGA RGB 출력 터미네이션은 75옴을 사용합니다. 배선 임피던스도 75옴으로 설계되어야 합니다. 출처: nxp PTN3355 데이타 시트 하지만 현실적으로 여러 임피던스를 하나의 보드에서 관리될경우 75옴 설계가 어렵습니다. 그럴경우에 터미네이션을 150옴으로 변경하여 신호선의 임피던스를 50옴으로 설계합니다. 약간 복잡한 부분은 37.5옴 배선구간과 50옴 배선구간이 나눠지는 지점이 발생합니다.

• format_list_bulleted [PCB설계 강의실]/임피던스설계
• · 2019. 8. 12.
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